Ein einzelnes Thermal Via bringt fast nichts
Warum das Exposed Pad eines QFN nur so gut ist wie die Leiterplatte darunter, wie man das Via-Array rechnerisch auslegt und welche Fertigungsfallen den Gewinn wieder auffressen.
Das Problem am Power-Pad
Moderne Leistungsbauteile geben ihre Wärme nicht mehr über die Pins ab, sondern über eine metallische Fläche an der Unterseite: das Exposed Pad bei QFN und DFN, die Thermal Tab bei DPAK und D2PAK. Der Weg vom Chip bis dorthin ist kurz und gut – ein QFN hat typisch 2 bis 5 K/W von der Sperrschicht zum Pad.
Genau das ist die Falle. Ein Datenblatt, das RΘJC = 2 K/W nennt, sagt nichts über die Temperatur im Betrieb. Der Chip sitzt dann zwar thermisch dicht an seinem Pad – aber wenn dieses Pad auf einer Leiterplatte liegt, die die Wärme nicht wegbringt, staut sie sich davor. Die 2 K/W sind das kleinste Glied einer Kette, deren Summe zählt.
Bei einem MOSFET mit 3 W Verlustleistung entscheidet nicht das Gehäuse darüber, ob die Sperrschicht bei 90 °C oder bei 150 °C landet, sondern was unter dem Pad passiert.
Die Wärmekette
Thermische Widerstände addieren sich wie elektrische in Reihe. Vom Chip bis zur Umgebungsluft liegen fünf Abschnitte hintereinander:
| Abschnitt | Größenordnung | beeinflussbar durch |
|---|---|---|
| Sperrschicht → Pad | 1 – 5 K/W | Bauteilwahl, sonst nichts |
| Lötstelle Pad → Kupfer | 0,5 – 3 K/W | Lotqualität, Hohlraumanteil |
| Via-Array durch die Platine | 5 – 200 K/W | Anzahl, Durchmesser, Füllung |
| Ausbreitung in der Rückseitenfläche | 2 – 20 K/W | Kupferfläche, Kupferstärke |
| Fläche → Umgebungsluft | 20 – 100 K/W | Flächengröße, Luftbewegung |
Zwei Abschnitte dominieren, und die Vias sind nur einer davon. Wer zwanzig Vias unter ein Pad setzt und sie auf einer Kupferinsel von 5 × 5 mm enden lässt, hat die Wärme lediglich zwei Millimeter tiefer verlegt. Die Angaben in der Tabelle sind Erfahrungsbereiche für übliche Aufbauten, keine Normwerte.
Warum ein Via so wenig leistet
Ein Thermal Via ist keine Kupferstange, sondern ein dünnwandiges Röhrchen. Bei einem Bohrdurchmesser von 0,3 mm und 25 µm galvanisch abgeschiedenem Kupfer bleibt als leitender Querschnitt nur der Ring:
A = π · 25 µm · (300 µm − 25 µm) = 0,0216 mm²t = Wandstärke der Kupferhülse · d = Bohrdurchmesser
Daraus folgt der thermische Widerstand über die Leiterplattendicke:
Rth = 1,6 mm / (385 W/m·K · 0,0216 mm²) = 192 K/Wλ = 385 W/(m·K) für Kupfer · h = Leiterplattendicke
192 K/W für ein Via. Bei einem Watt Verlustleistung wären das 192 Kelvin – die Baugruppe wäre zerstört, bevor sie warm wird. Erst die Parallelschaltung macht daraus eine brauchbare Zahl: sechzehn Vias ergeben 12 K/W, vierundzwanzig ergeben 8 K/W.
Das ist der eigentliche Merksatz: Thermal Vias wirken nur im Array, und die Wirkung skaliert linear mit der Anzahl. Zwei Vias statt einem halbieren den Widerstand, vier vierteln ihn. Der Durchmesser geht dagegen nur schwach ein, weil die Wandstärke konstant bleibt – eine Verdopplung von 0,3 auf 0,6 mm bringt gut den doppelten Querschnitt, kostet aber deutlich mehr Padfläche.
Rechner: Thermal-Via-Array und Rth
Bohrdurchmesser, Anzahl, Kupferstärke, Plattendicke und Füllung einstellen – der Widerstand des Arrays und der Temperaturhub über diesen Abschnitt erscheinen sofort.
Gerechnet wird die reine Wärmeleitung durch die Kupferhülsen: R = h / (λ · A), parallel geschaltet. Ausbreitung im Pad, Übergang in die Rückseitenfläche und Abgabe an die Luft kommen additiv hinzu – siehe Abschnitt zur Wärmekette.
Füllung: was sie wirklich bringt
Bei 0,3 mm Bohrung und 1,6 mm Platte, gerechnet mit denselben Formeln:
| Ausführung | Rth pro Via | Gewinn | Aufwand |
|---|---|---|---|
| offen, nur galvanisiert | 192 K/W | – | Standard, kostenlos |
| Epoxid verschlossen | 192 K/W | unter 1 % | Aufpreis ohne thermischen Nutzen |
| mit Lötzinn gefüllt | 143 K/W | rund 25 % | ergibt sich beim Reflow, mit Risiken |
| kupfergefüllt (Via-in-Pad) | 59 K/W | rund 70 % | deutlicher Aufpreis beim Hersteller |
Epoxid ist kein Kühlmittel. Mit 0,3 W/(m·K) liegt es im Bereich von FR4 – wer Vias plugged ausführen lässt, tut das aus Fertigungsgründen, nicht aus thermischen.
Kupfergefüllte Vias sind der große Hebel, aber sie kosten. Sie lohnen sich, wenn der Bauraum die Fläche nicht hergibt – bei einer 5-W-Anwendung auf Briefmarkengröße führt oft kein Weg daran vorbei.
Fertigungsfallen
Lot zieht durch das Via
Beim Reflow wirkt ein offenes Via unter dem Pad wie ein Docht. Ab etwa 0,35 mm Bohrdurchmesser fließt so viel Paste nach unten, dass das Pad an Lot verarmt: Hohlräume unter dem Bauteil, im schlimmsten Fall ein Bauteil, das auf den Via-Köpfen kippelt. Abhilfe: Bohrung auf 0,2 bis 0,3 mm begrenzen, von der Unterseite verschließen lassen oder Via-in-Pad mit gefüllten und überplattierten Vias vorsehen.
Hohlräume im Lot
Ein Hohlraumanteil von 30 % unter dem Exposed Pad verschlechtert den Übergang spürbar – die Wärme muss um die Blasen herum. Ein Schablonenlayout mit mehreren kleinen Öffnungen statt einer großen reduziert das zuverlässig. Röntgen im Erstmuster kostet wenig und zeigt es unmittelbar.
Vias in der Massefläche, aber thermisch abgekoppelt
Ein häufiger Layoutfehler: Die Vias enden in einer Fläche, sind dort aber mit Wärmefallen angebunden – jenen vier schmalen Stegen, die das Löten erleichtern. Was elektrisch völlig genügt, wirkt thermisch wie eine Drossel. Für Thermal Vias gilt: vollflächig anbinden, keine Wärmefallen.
Was die Vias nicht lösen
Die Vias transportieren die Wärme nur auf die andere Seite. Dort muss sie an die Luft. Der letzte Abschnitt der Kette ist bei natürlicher Konvektion fast immer der größte, und er hängt an der Fläche:
Eine Kupferfläche von 25 × 25 mm liegt damit grob bei 80 bis 160 K/W
Diese Näherung ist bewusst grob – sie soll die Größenordnung zeigen, nicht eine Simulation ersetzen. Die Botschaft daraus ist eindeutig: Eine größere Rückseitenfläche bringt bei natürlicher Konvektion in der Regel mehr als weitere Vias, sobald das Array einmal bei rund 10 K/W liegt. Ab da ist die Fläche der Engpass, nicht der Durchgang.
Der Zugewinn durch Fläche ist allerdings degressiv: Weit vom Wärmeeintrag entfernte Bereiche werden kaum noch warm und tragen entsprechend wenig bei. Jenseits von etwa 25 cm² lohnt bei 35 µm Kupfer meist eher ein Kühlkörper oder erzwungene Luftbewegung.
Checkliste vor dem Layout-Freeze
1. Ganze Kette rechnen, nicht nur die Vias. Addieren Sie alle fünf Abschnitte und vergleichen Sie mit der zulässigen Sperrschichttemperatur bei der realen Umgebungstemperatur im Gehäuse – nicht bei 25 °C.
2. Array statt Einzelvias. Unter ein Exposed Pad gehören neun bis fünfundzwanzig Vias im Raster, nicht zwei bis drei aus Gewohnheit.
3. Bohrdurchmesser 0,2 bis 0,3 mm. Groß genug für Querschnitt, klein genug gegen das Durchziehen von Lot.
4. Vollflächige Anbindung. Keine Wärmefallen an Thermal Vias, weder oben am Pad noch unten in der Fläche.
5. Rückseite freihalten. Die Kupferfläche unter dem Bauteil nicht mit Bestückung, Beschriftung oder Aussparungen zerteilen – und nicht direkt an temperaturempfindliche Bauteile grenzen lassen.
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Leiterbahnbreite & Stromtragfähigkeit nach IPC-2152 – die gleiche Frage eine Ebene davor: wie viel Strom eine Bahn trägt, bevor sie zum Wärmeproblem wird.
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Gerechnet wird mit λCu = 385 W/(m·K), λSnAgCu = 58 W/(m·K) und λEpoxid = 0,3 W/(m·K). Die Formeln beschreiben reine Wärmeleitung im eindimensionalen Modell; Ausbreitungseffekte, Konvektion und Strahlung sind darin nicht enthalten. Für eine belastbare Auslegung ersetzt das keine thermische Simulation.